Changes between Version 9 and Version 10 of Ex04課題2015

Timestamp:

May 7, 2015 9:58:54 AM (11 years ago)

Author:

nakasato

Comment:

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Ex04課題2015

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 下位31ビットが数をあらわし、最上位ビットが符号を表します。
 
+== インスタンス化について ==
+VerilogHDLでモジュールを利用するには、その定義をするだけでなく、その実体を作り出す必要があります。
+これをインスタンス化といいます。
+
+参考書では、18ページ「3.1.2 全加算器のHDL記述」に説明があります。
+図3.4がその例となっていて、ここではfull_adder回路の定義の中で、half_adder回路を2つインスタンス化しています。
+"i0"と"i1"はインスタンスの名前で、他のインスタンスと重ならない任意の名前をつけることができます。
+
+図3.4では、明示的に信号の接続を記述していますが、以下のように省略して記述できます。
+この場合には、並んでいる順番に信号が接続されます。
+{{{
+module full_adder(a, b, ci, s, co);
+   input a, b, ci;
+   output s, co;
+   wire   w0, w1, w2;
+
+   assign co = w1 | w2;
+   half_adder i0 (w1, w0, a, b);  // half_adder i0 (.co(w1), .s(w0), .a(a), .b(b));
+   half_adder i1 (w2, s, w0, ci); // half_adder i1 (.co(w2), .s(s), .a(w0), .b(ci));
+endmodule
+}}}
+
 == テストベンチの作成 ==
 作成したALUが正しく動作するかどうかシミュレーションによって確認します。
@@ -161 +183 @@
 同時に$dumpfileと$dumpvars文によりVCD形式でファイル「ALUtestbench.vcd」に保存されます。
 
+{{{
+ALU     alu(inA,inB,inALUop,outALUresult,outZero); // Instance definition 
+}}}
+の行で、ALUモジュールをインスタンス化しています。接続は省略記法でおこなっていることに注意してください。
+
 == テストベンチの実行 ==
 シミュレータは「nverilog」コマンドを使います。