Changes between Version 4 and Version 5 of Ex04 ALUの設計とテスト2017

Timestamp:

May 8, 2017 2:06:23 PM (9 years ago)

Author:

nakasato

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Ex04 ALUの設計とテスト2017

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 以降の演習では、ファイル名は「(モジュール名).v」としてください。また、1つのファイルには1つのモジュールを定義します。
 
-
-
+== インスタンス化について ==
+VerilogHDLでモジュールを利用するには、その定義をするだけでなく、その実体を作り出す必要があります。
+これをインスタンス化といいます。
+
+参考書では、18ページ「3.1.2 全加算器のHDL記述」に説明があります。
+図3.4がその例となっていて、ここではfull_adder回路の定義の中で、half_adder回路を2つインスタンス化しています。
+"i0"と"i1"はインスタンスの名前で、他のインスタンスと重ならない任意の名前をつけることができます。
+
+図3.4では、明示的に信号の接続を記述していますが、以下のように省略して記述できます。
+この場合には、並んでいる順番に信号が接続されます。
+{{{
+module full_adder(a, b, ci, s, co);
+   input a, b, ci;
+   output s, co;
+   wire   w0, w1, w2;
+
+   assign co = w1 | w2;
+   half_adder i0 (w1, w0, a, b);  // half_adder i0 (.co(w1), .s(w0), .a(a), .b(b));
+   half_adder i1 (w2, s, w0, ci); // half_adder i1 (.co(w2), .s(s), .a(w0), .b(ci));
+endmodule
+}}}
+
+== テストベンチの作成 ==
+作成したALUが正しく動作するかどうかシミュレーションによって確認します。
+すべての入力値の組み合わせについてチェックするのは 不可能ですから（非常に時間がかかる）、
+下の表に示されている入力の組み合わせについてシミュレーションを行い、出力が期待値と一致することを確認します。 
+
+まず、テストパターンをシミュレーションするためのテストベンチのテンプレートを示します。
+{{{
+`timescale 1ns/1ps      
+      
+`include "ALU.v"   // Include statement of ALU module   
+      
+module  ALUtestbench;   // testbench module ALUtestbench do not have inputs and output 
+      
+reg [31:0]     inA; 
+reg [31:0]     inB; 
+reg [3:0]      inALUop; 
+wire [31:0]    outALUresult; 
+wire           outZero; 
+      
+ALU     alu(inA,inB,inALUop,outALUresult,outZero); // Instance definition 
+      
+initial      
+ begin      
+      
+  $dumpfile("ALUtestbench.vcd"); //Function call for the save of execution results as VCD format to      
+  $dumpvars(0, alu); //Function call to specify the top module      
+      
+  #0 inALUop = 4'b0000; inA= 32'h00000000; inB = 32'h00000000;      //Setting of inputs 
+      
+  #100      //Time passes. ALU operates for inputs. 
+      
+  $display( $time, " ALUoperation=%h, A=%h, B=%h, ALUresult=%h, Zero=%h",inALUop,inA,inB,outALUresult,outZero);     
+      // Display of inputs and outputs 
+      
+  inALUop = 4'b0000; inA= 32'h0F0F0F0F; inB = 32'hF0F0F0F0;       
+      
+  #100       
+      
+  $display( $time, " ALUoperation=%h, A=%h, B=%h, ALUresult=%h, Zero=%h",inALUop,inA,inB,outALUresult,outZero);     
+      
+     .... 
+     // In this space, describe other testbench descriptions 
+     .... 
+      
+  inALUop = 4'b0000; inA= 32'h00000000; inB = 32'h00000000; // dummy input 
+  $finish;       
+ end      
+endmodule     
+}}}
+
+このテストベンチ記述を完成させます。ファイル名は「ALUtestbench.v」とします。
+
+このテストベンチを実行すると、$DISPLAY文により結果がテキスト形式で表示され、
+同時に$dumpfileと$dumpvars文によりVCD形式でファイル「ALUtestbench.vcd」に保存されます。
+
+{{{
+ALU     alu(inA,inB,inALUop,outALUresult,outZero); // Instance definition 
+}}}
+の行で、ALUモジュールをインスタンス化しています。接続は省略記法でおこなっていることに注意してください。
+
+== テストベンチの実行 ==
+シミュレータは「ncverilog」コマンドを使います。
+
+{{{
+ncverilog ALUtestbench.v
+}}}
+
+というコマンドで、テストベンチを実行することができます。
+最初に文法チェックが行われるので,そこでエラーが発生したら、ファイルを修正してください。
+エラーがなくなったら、テストベンチが実行されます。
+＄display文による実行結果を確認してください。
+実行途中の全ての信号の状態は「ALUtestbench.vcd」に保存されます。
+
+波形ビューアsimvisionを用いて実行結果を確認します。
+simvision起動後、File -> Open Database で、シミュレーションで作成したVCDファイル「ALUtestbench.vcd」を選択します。
+ファイルの種類をVCD Fileにして、ファイルを選択すること。
+これ以降は、今までCadenceの統合環境icdsでの作業と同じです。
+確認したい信号名を選んで、右上の波形マークをクリックして、波形を確認します。
+
+= 今週の課題 =
+下の入力パターンを全て「ALUtestbench.v」に追加して、ALUの動作を確認してください。
+演習時間内に動作確認をおこなうので、挙手してTAまたは教員に動作を示すこと。