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Timestamp:

Jun 6, 2016 5:22:58 PM (10 years ago)

Author:

nakasato

Comment:

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Ex08課題2016

@@ +1 @@
+トップ：http://galaxy.u-aizu.ac.jp/note/wiki/CAEX2016
+
+= 状態遷移図の理解 =
+制御部を設計するためには、このマルチサイクルプロセッサの状態遷移を理解する必要があります。
+状態遷移図は、このファイル dp_ctl.pdf の2ページ目にあります。
+講義ノート http://web-int.u-aizu.ac.jp/~miyazaki/comparch-15/lecture/comparch-9-multicycle.pdf も参照してください。
+なお、ここで設計する状態遷移図は、講義ノートのものにイミディエイト命令が追加されていて、
+全部の状態数は13個(０から１２)になります。
+アセンブラプログラム演習で用いたJALとJR命令は後の演習で追加するので、今は扱いません。
+
+この状態遷移図は、各状態の○の中に記述された信号が変化することを示します。
+例えば状態０の命令フェッチでは、!MemRead信号(1bit)が"1'b1"になり(アサート)、ALUSrcA(1bit)は"1'b0"になります(ネゲート)。
+他の信号の意味も同様です。全ての信号の幅と意味については、上記講義ノートの11ページを参考にしてください。
+
+== 命令実行時のデータパスの変化 ==
+[[Image(http://galaxy.u-aizu.ac.jp/comparch2014/ori.png)]]
+
+この図で赤いで示された数字は、ORI命令を実行した時に、どのデータパスが利用されるかを示します。
+ORI命令では、状態は０→１→１２→１１→０と遷移します。
+
+例えば、状態１(命令デコード)の時には、ALUSrcAとALUSrcBとALUOpが変化します。
+講義ノートの14ページにあるように、この時におこなわれる操作は、
+レジスタファイルからレジスタA/Bへのデータ読み出しと、分岐アドレスの計算です。
+よって、赤い数字１のついたデータパスが利用されます。
+
+ただし、実行されるが使用されないパス（例えば状態０において、メモリからMemory Data registerへのデータ転送）
+および制御部からの信号には番号をつけていません。
+ALUの入力は多くの状態で使用されるので番号を省略しています。
+ただし、状態１においてPCからマルチプレクサ、ALUを経由してALUOutおよび命令レジスタから符号拡張、2bitシフト、
+ALUを経由してALUOutまでのパスには１をつけています。
+
+=  制御部の設計(1) =
+制御部モジュールのテンプレートは以下のようになります。
+
+{{{
+module ControlUnit(PCWriteCond, PCWrite, IorD, MemRead, MemWrite, MemtoReg,
+                   IRWrite, PCSource, ALUOp, ALUSrcB, ALUSrcA,
+                   RegWrite, RegDST, Op, CK, CLR);
+
+   // clock
+   input CK;
+   input CLR;
+
+   // opcode (6 bit)
+   input [5:0]  Op;
+
+   // 1 bit control signal
+   output PCWriteCond;
+   output PCWrite;
+   output IorD;
+   output MemRead;
+   output MemWrite;
+   output MemtoReg;
+   output IRWrite;
+   output RegWrite;
+   output RegDST;
+   output ALUSrcA;
+
+   // 2 bit control signal
+   output [1:0] PCSource;
+   output [1:0] ALUOp;
+   output [2:0] ALUSrcB;
+
+   // register declaration
+   reg          PCWriteCond;
+   reg          PCWrite;
+   reg          IorD;
+   reg          MemRead;
+   reg          MemWrite;
+   reg          MemtoReg;
+   reg          IRWrite;
+   reg [1:0]    PCSource;
+   reg [1:0]    ALUOp;
+   reg [2:0]    ALUSrcB;
+   reg          ALUSrcA;
+   reg          RegWrite;
+   reg          RegDST;
+
+   // state register
+   reg [3:0]    state;
+
+
+endmodule // ControlUnit
+}}}
+
+入力信号はOpとCK(クロック信号)とCLR(リセット信号)で、その他は出力になります。
+Op信号はMIPS命令コードの25-31ビットの部分です。各命令コードごとのOp信号を以下のテーブルに示します。
+
+== 命令コード ==
+|| 命令の種類  || opcode(10進数) ||
+|| R形式       || 0  ||
+|| Load Word   || 35 ||
+|| Store Word  || 43 ||
+|| Branch on EQ|| 4  ||
+|| ADD imm     || 8  ||
+|| SLT imm     || 10 ||
+|| AND imm     || 12 ||
+|| ORI imm     || 13 ||
+
+注意：R形式命令では、命令コードの0-5ビットの部分で演算の種類を指定します。
+
+== 例題 ==
+状態遷移図から、R形式命令の実行には4サイクル必要になります。
+このことを、以下のファイルを使ってシミュレーションを行い確かめなさい。
+
+状態遷移のみの制御回路 http://galaxy.u-aizu.ac.jp/note/raw-attachment/wiki/Ex07%E8%AA%B2%E9%A1%8C2015/ControlUnit_1.v
+
+テストベンチファイル http://galaxy.u-aizu.ac.jp/note/raw-attachment/wiki/Ex07%E8%AA%B2%E9%A1%8C2015/CUbench_1.v
+
+=== 実行例 ===
+それぞれのファイルをダウンロードまたは保存して、以下のコマンドを実行。
+{{{
+ncverilog CUbench_1.v
+}}}
+
+この状態遷移の回路では、always文の部分はCLKが上向きに変化する時に状態が遷移します。
+また、CLR信号が真になったら状態0になります(リセット)。
+そのため状態遷移を行う時にはCLR信号を適切に変化させる必要があります。
+
+=== 実行波形 ===
+[[Image(http://galaxy.u-aizu.ac.jp/comparch2014/image/CUbench1.png, 800)]]
+
+== 課題３ ==
+LW命令とADDI命令の場合に、例題を参考にテストベンチファイルを作成して、
+シミュレーションを行い、実行波形を確認してください。
+それぞれの場合、実行までに何サイクル必要かを考えること。