Changes between Version 6 and Version 7 of Ex06課題2015

Timestamp:

May 18, 2015 10:37:21 AM (11 years ago)

Author:

nakasato

Comment:

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Ex06課題2015

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 * ReadRegster1 と ReadData1 は1つ目の読み出しポートのための信号です。ReadRegster1 にレジスタ番号を (0～31) を入力すると該当するレジスタの値が ReadData1 から出力されます（レジスタ番号が 0 のときは常に 0 が出力される)。
 * ReadRegster2 と ReadData2 は2つ目の読み出しポートのための信号です。動作は１つ目の読み出しポートと同じです。
-* WriteData、RegWrite、およびWriteRegsterは書き込みポートを形成します。WriteRegster にレジスタ番号を入力し、WriteDataには書き込むデータをセットして、RegWrite を 1 にすると、次のクロックの立ち上がりでデータが該当レジスタに書き込まれます。WriteEN が 0 のときは、クロックの立ち上がりがあってもデータは書き込まれません。また、レジスタ番号が 0 のときは、レジスタへの書き込みは行われません。
+* WriteData、RegWrite、およびWriteRegsterは書き込みポートを形成します。WriteRegsterにレジスタ番号を入力し、WriteDataには書き込むデータをセットして、RegWrite を 1 にすると、次のクロックの立ち上がりでデータが該当レジスタに書き込まれます。WriteEN が 0 のときは、クロックの立ち上がりがあってもデータは書き込まれません。また、レジスタ番号が 0 のときは、レジスタへの書き込みは行われません。
 * CK はクロック信号、CLR はクリア信号です。 CLR が 1 になると全てのレジスタが 0 に初期化されます。
 
 
 = メモリについて = 
-
-
-
+メモリ(Memory.v)は、データを格納しておくために利用し、読み出しおよび書き込みの両方ができるメモリです。
+
+{{{
+module Memory(Address, WriteData, ReadData, MemWrite, MemRead, CK);
+
+input[31:0]     Address, WriteData;
+input           MemWrite, MemRead, CK;
+output[31:0]    ReadData;
+
+always @(posedge CK)
+ begin 
+   if (( MemWrite == 1'b1 ) && (32'h00000000 <= Address) && ( Address <= 32'h0000ffff) )
+     begin
+       Mem.cell[Address] = WriteData;
+     end
+ end
+
+assign #5 ReadData = (MemRead == 1'b1) && (32'h00000000 <= Address) && ( Address <= 32'h0000ffff) ? Mem.cell[Address] : 32'bx;
+
+endmodule
+
+
+module Mem ();
+  reg [31:0]  cell [0:65535];
+endmodule
+}}}
+
+=== メモリMemoryの入出力信号の説明 === 
+* 制御入力Memwriteが1のときデータの書き込みが、MemReadが1のときデータの読み込みが行われます。
+* データを書き込むときは、Memwriteを１にすると、次のクロックの立ち上がりで、アドレスAddressにデータWriteDataが書き込まれます。アドレスは32'h00000000から32'h0000ffffが 有効です。これ以外の範囲の場合は書き込みは行われません。
+* データを読み出すときは、MemReadを１にすると、ReadDataにそのアドレスに格納されたデータが出力されます。有効なアドレスは、書き込みの場合と同じです。
+
+== メモリ初期化について ==
+メモリの初期設定はテストベンチ記述で行います。
+今後の演習ではメモリの初期化は、xspimが出力するテストベンチ用のVerilogHDL記述を利用します。 
+
+xspimのdumpコマンドを用いて出力されるVerilogHDL記述は以下のような形式になっています。
+{{{
+// text segment        
+Mem.cell['h00000000] = 32'h08000400; // j 0x1000      
+Mem.cell['h00001000] = 32'h********;      以下プログラムに対するコードが続く 
+     ...     
+        
+// data segment        
+Mem.cell['h00005000] = 32'h********;        以下データに対するコードが続く 
+     ...    
+}}} 
+
+この記述をテストベンチにコピーして、プログラムおよびデータ領域の初期化を行います。
+{{{
+Mem.cell['h00000000] = 32'h08000400;
+}}}
+という記述で、テストベンチからモジュールMemのレジスタcellに 直接アクセスしています。
 
 = 課題1 レジスタの利用方法 =