トップ：http://galaxy.u-aizu.ac.jp/note/wiki/CAEX2022

=  Cadenceのツールを使う演習課題の実施方法 =
Cygwin64 Terminalを起動してから、cadsv.u-aizu.ac.jpにログインしてください。 
{{{
ssh -Y cadsv.u-aizu.ac.jp
}}}

cadsvに接続した上で
{{{
/home/course/logictut/bin/icds.comparch
}}}

のコマンドでCadenceのツールを起動します。

これは論理回路設計論のコマンドとは異なります。必ず"icds.comparch"のスクリプトで起動すること。
そうしない場合、問題が発生する場合があります。

= Cadenceの設定 =

New Libraryの作成 http://web-int.u-aizu.ac.jp/~nisim/logictut/tutorial1.html ~/CadenceComparch2022 の中に作成される

起動に問題があるとき http://web-int.u-aizu.ac.jp/course/comparch/startup.html

回路作成の復習(論理回路設計論と同じ内容です) http://web-int.u-aizu.ac.jp/~nisim/logictut/top.html 

= Ex04 課題1 =
http://web-int.u-aizu.ac.jp/course/comparch/ALU.html

'''ALUユニットはu_aizuライブラリに含まれているので、自分で作成する必要はない。ステップ1-5は理解すればよい。'''

[[Image(http://galaxy.u-aizu.ac.jp/note/raw-attachment/wiki/Ex04_CA_2022/ALU_example.png, 50%)]]

この課題では、ALUユニットに入出力Pinを追加し適切に接続したあとで、指定された場合のシミュレーションを実行し、波形を確認すること。

部品(インスタンス)の追加 http://web-int.u-aizu.ac.jp/~nisim/logictut/tut1/addcompo.html

Pinの追加 http://web-int.u-aizu.ac.jp/~nisim/logictut/tut1/addpin.html

Wireの接続 http://web-int.u-aizu.ac.jp/~nisim/logictut/tut1/addwire.html

シミュレーション：NC-verilogの起動 

[[Image(http://galaxy.u-aizu.ac.jp/note/raw-attachment/wiki/Ex04_CA_2022/NCV_example.png, 75%)]]

シミュレーションの詳細 http://web-int.u-aizu.ac.jp/~nisim/logictut/tutorial4.html

= Ex04 課題2 =
http://web-int.u-aizu.ac.jp/course/comparch/mipsreg.html

'''同じく、レジスタファイルはu_aizuライブラリに含まれているので、自分で作成する必要はない。'''

[[Image(http://galaxy.u-aizu.ac.jp/note/raw-attachment/wiki/Ex04_CA_2022/REG_example.png, 50%)]]


レジスタファイルについて補足 [wiki:"Ex04_CA_S2_2022"]

= レポートの内容 =
ALUシミュレーションの testfixture ファイルとシミュレーション結果。シミュレーションの波形には、それぞれの演算についての時間区間を明示し、演算結果に対しては　“加算の結果”　等の説明を書き入れる。レジスタファイルのシミュレーションのtestfixtureファイルとシミュレーション結果。結果には要所要所に説明を書き込むこと。

= 補足1: xc4000のライブラリを利用して出力がzになる場合の対処 = 
Run Directoryを作り直してください。そのためには、シミュレータのウィンドウに表示されているRun Directoryの末尾を、run1, run2などの存在しないものに変更し、Initialize Designボタンを2度押してください。その後出てくるダイアログには"No"を選んでください。

= xc4000に含まれるモジュールがelaborationできない場合 =
NC-Verilogのメニュー、Setup -> Simulationの"Directories"が空白の場合には、"/home/course/logictut/lib/xc4000/verilog"を入力する。